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分频器生产加工制造工艺专利技术

、百分之五十占空比的可编程分频器
    [专利简介]:本实用新型提供一种可编程分频器,其能够基于分频系数对源时钟进行分频得到50%占空比的分频后时钟信号,其包括:分频系数设定电路、时钟源选择电路、计数器、装载信号产生电路、占空比控制信号产生电路、状态保持电路。该可编程分频器可以对于各种分频模式都能产生50%占空比时钟,它不需要让压控振荡器工作在2倍频,减少了功耗。

002、RF逻辑分频器
    [专利简介]:一种分频器(200)装置包括以环形结构彼此串联耦合的锁存器(202-1,202-2)。每个锁存器包括三态逆变器(Q9-1Q12)、第一电阻电容网络(R1,C1)和第二RC网络(R2,C2)。三态逆变器具有第一时钟端子(CLKB)和第二时钟端子(CLK)。第一RC网络耦合到第一时钟端子。第二RC网络耦合到第二时钟端子。还提供一种偏置网络(206)。该偏置网络具有耦合到每个锁存器的第一RC网络的第一偏置电压发生器(Q19,210)和耦合到每个锁存器的第二RC网络的第二偏置电压发生器(Q20,208)。

003、小数分频器和小数分频锁相环
    [专利简介]:本发明公开了一种小数分频器,包括:转换模块,用于依据一小数分频参数产生一相选择值和一整数分频值;相选择模块,用于从M+1个等相位的时钟中选择与所述相选择值相对应的相位时钟发送给D触发器的CK端;可变整数分频模块,用于依据所述整数分频值将所述M+1个等相位的时钟中的基准相位时钟信号进行整数分频后的信号发送给所述D触发器的D端;所述D触发器,用于依据其CK端和D端输入的信号,从其Q端产生一小数分频信号。和传统的实现小数分频锁相环的技术相比,本发明具有不引入量化噪声,周期抖动相对较小的优点。

004、百分之五十占空比的可编程分频器
    [专利简介]:本发明提供一种可编程分频器,其能够基于分频系数对源时钟进行分频得到50%占空比的分频后时钟信号,其包括:分频系数设定电路、时钟源选择电路、计数器、装载信号产生电路、占空比控制信号产生电路、状态保持电路。该可编程分频器可以对于各种分频模式都能产生50%占空比时钟,它不需要让压控振荡器工作在2倍频,减少了功耗。

005、一种八分频器电路
    [专利简介]:本实用新型提供了一种八分频器电路,包括同步四分频电路和二分频电路;所述同步四分频电路与信号输入端连接,所述同步四分频电路的信号输出端与二分频电路的信号输入端连接,所述二分频电路的输出端输出分频信号。本实用新型通过调整开光管的尺寸,使D触发器的输出摆幅为200mV~400mV,从而降低电路功耗,缓和了功耗和速度之间的矛盾,用“或”门来实现计数器的逻辑功能,降低D触发器的负载电容,不但简化了电路设计,而且避免了单独设计逻辑门带来的寄生参数影响,减少速度的损失,采用静态D触发器实现2分频,不但可以减少芯片面积,也可以降低噪声和功耗。

006、小数分频器电路
    [专利简介]:本发明公开了一种小数分频器电路,用于对高频时钟进行分频,其包括选择器、X分频器、N的累加器及M的求模器,高频时钟源输出M个同频异相的时钟至选择器,相邻时钟的相位偏差为360°/M,选择器依其选择端的信号在M个时钟中选择一对应相位的时钟输入至X分频器,分频后,X分频器将分频时钟输入N的累加器,N的累加器在每个时钟的周期内累加N,将累加结果输入M的求模器,M的求模器对M求模后,将求模结果输入至选择器的选择端,选择器依求模结果在M个时钟中选择对应相位的时钟,X、M、N均为正整数,且N小于M。本发明的小数分频器电路输出的小数分频时钟频率稳定,每个周期宽度一致,没有频差,适用于一切SOC频率需求,尤其是适用于对频率比较敏感的SOC领域。

007、一种T触发器及使用该T触发器的分频器
    [专利简介]:本发明实施例公开了一种T触发器和使用该T触发器的分频器,该T触发器包括四个传输门和三个反相器,四个传输门分别用两组相反的控制信号控制。本发明的实施例的T触发器可以由传统的16对MOS管减少为7对MOS管,从而大大减小了T触发器的占位面积。而且,分频器包括多个T触发器,并且前一级T触发器的输出端Q与QB分别接到下一级T触发器时钟输入端口CKB与CK,可以较易实现单时钟沿触发分频器。

008、一种应用于脉冲合成的多路脉冲累加分频器
    [专利简介]:一种应用于脉冲合成的多路脉冲累加分频器,由信号调理电路(2)、CPLD(3)、时钟(4)、分频选择电路(6)、电源(9)五个部分组成。将复杂的待测脉冲信号(0~2MHz)通过信号调理(2)得到整形脉冲信号,信号调理电路(2)输出的整形脉冲信号通过CPLD(3)合成一路脉冲信号(0~6MHz)(5),通过分频选择(6)电路设置调整合成脉冲信号(0~6MHz)(5)的频率,输出驱动电路将调整后的脉冲信号输出(0~6MHz)(7)。输出再与标准信号进行误差计算,提高了测试精度。同时通过脉冲合成分频器,加强对复杂的脉冲信号全面和深入的了解,为工作人员减少了时间和精力,具有很好可操作性、便利性。保证了测试结果的公平性、科学性和可靠性。

009、一种小数_整数分频器电路及其实现方法
    [专利简介]:本发明公开了一种小数_整数分频电路及其实现方法,包括正交时钟产生模块,吞脉冲电路,二分频器,模式控制模块以及时钟选择模块;首先,初始时钟通过正交时钟产生模块产生互为正交的两对差分时钟信号;其次,MODE信号通过模式控制模块产生吞脉冲控制信号,确定吞脉冲的次数;最后,时钟选择模块选择输出时钟。本电路通过编程MODE控制信号和时钟选择信号,可以实现不同整数和小数分频因子的分频,具有频率分辨率高、分频因子范围大以及模块重复利用率高的特性。本分频器适用于可编程小数分频锁相环、频率综合器以及其他时钟系统设计领域。

010、动态分频器电路
    [专利简介]:本发明涉及用于将输入RF信号(312)划分为频分RF信号(316)的分频器电路(300)。该电路包括RF对(310)、与互阻抗放大器(302)串联耦合的开关-四对(306)和双对发射极跟随器(318)。电路(300)包括用于给RF对的第一放大器路径提供第一DC路径以及给开关-四对(306)和互阻抗放大器(302)的串联布置的第二放大器路径提供第二DC路径的耦合元件Rfc1..Rfc4、Z1、Z2、Z7、Z8。第一DC路径独立于第二DC路径。提供RF连接以耦合第一和第二放大器路径以将信号从第一放大器路径传输到第二放大器路径。

011、一种新型低电压分频器
    [专利简介]:本实用新型公开了一种新型低电压分频器,包括并行设置、且相互连接的第一锁存器和第二锁存器,第一锁存器的结构和第二锁存器的结构相同;第一锁存器的第一输出端QN和第一锁存器的第二输出端QP,分别直接连接到第二锁存器的输入端;所述第二锁存器的第一输出端IN和第二锁存器的第二输出端IP,交叉耦合到第一锁存器的输入端。本实用新型所述新型低电压分频器,可以克服现有技术中占用面积大、稳定性差、增益小和功耗大等缺陷,以实现占用面积小、稳定性好、增益大和功耗低的优点。

012、一种小数分频器
    [专利简介]:本发明提供一种小数分频器,包括:产生控制信号的控制器、受所述控制器控制完成小数部分分频的相位内插器、对所述相位内插器输出信号整形的缓冲器以及连接于所述缓冲器实现整数部分分频的整数分频器。本发明的既可用于数字锁相环系统中,也可用于模拟锁相环系统中,避免了难于设计的基于TDC的数字锁相环系统,极大地简化了全数字锁相环系统的设计;避免了Δ-Σ调制器所产生的量化噪声,可以极大改善系统的量化噪声,优化系统性能。同时,相位内插器在设计过程中不需要额外的电路补偿,因此设计简单;而控制器逻辑简单,可通过Verilog代码实现,可重用性非常好。

013、可变分频器以及可变分频方法
    [专利简介]:本发明提供一双缘触发可变分频器,其中包含一逻辑单元与一信号源。该逻辑单元包含并联的升缘触发单位延迟元件及降缘触发单位延迟元件。回应于该逻辑单元提供的一输入值,该信号源产生一脉冲。该逻辑单元根据该输入值及一频率控制字产生一后续输入值。回应于该脉冲,该逻辑单元将该后续输入值传递至该信号源。回应于一时脉信号中的第一个脉冲的降缘,该时脉信号根据一多相位时脉信号被产生。借由叠代选择信号,此程序产生的输出频率为fout=N*fsrc/D,其中fsrc为输入频率,N为该多相位时脉信号的相位数量,D为以该频率控制字表示的整数。

014、一种多模可编程分频器
    [专利简介]:本发明公开一种多模可编程分频器,包括:级联的2/3分频单元,不带分频比扩展位和带该扩展位的单元数分别为Ne和n-Ne;实时功耗控制电路,由n-Ne-1级两输入与门组成,第n级分频单元的分频比控制位的反向信号连接第n级分频单元的电源控制位,该反向信号、以及第n-1级分频单元的分频比控制位的反向信号连接第n级与门的输入端,第n级与门的输出端连接第n-1级分频单元的电源控制位,与第n-2级分频单元的分频比控制位的反向信号对应连接到第n-1级与门的输入端;依此类推,直至第n-Ne级分频单元和第n-Ne-1级与门;电源开关控制晶体管,其漏极连接带扩展位的分频单元的电源端,源极连接供电电源,栅极连接带扩展位的分频单元的电源控制位。本发明能避免分频器功耗浪费。

015、一种应用于脉冲合成的多路脉冲累加分频器
    [专利简介]:一种应用于脉冲合成的多路脉冲累加分频器,由信号调理电路(2)、CPLD(3)、时钟(4)、分频选择电路(6)、电源(9)五个部分组成。将复杂的待测脉冲信号(0~2MHz)通过信号调理(2)得到整形脉冲信号,信号调理电路(2)输出的整形脉冲信号通过CPLD(3)合成一路脉冲信号(0~6MHz)(5),通过分频选择(6)电路设置调整合成脉冲信号(0~6MHz)(5)的频率,输出驱动电路将调整后的脉冲信号输出(0~6MHz)(7)。输出再与标准信号进行误差计算,提高了测试精度。同时通过脉冲合成分频器,加强对复杂的脉冲信号全面和深入的了解,为工作人员减少了时间和精力,具有很好可操作性、便利性。保证了测试结果的公平性、科学性和可靠性。

016、使用前馈、时钟放大和串联峰值电感器的高性能分频器
    [专利简介]:锁相环(PLL)是无线系统中的一个重要部件。CMOS技术提供了以60GHz操作的压控振荡器设计。一个难题是使用常规的CMOS将高频时钟下分频成一个可管理的时钟频率。尽管注入锁定分频器可以对此时钟频率进行下分频,但这些分频器具有限制。提出了一种使用若干种技术的2分频电路;前馈、时钟放大和串联峰值电感器来克服这些限制。

017、移位分频器电路
    [专利简介]:本实用新型公开了一种移位分频器电路,且为N分频的移位分频器电路,其中,N为大于或等于2的正整数,移位分频器电路包括反相器、N-1个寄存器及N-2个逻辑门器件;第N-1寄存器的输出端与反相器的输入端及各个逻辑门器件的一输入端连接,反相器的输出端分别与第1寄存器的输入端连接;各个逻辑门器件连接于第1寄存器至第N-1寄存器的输出端与输入端之间,且第1寄存器的输出端与第1逻辑门器件的另一输入端连接,第1逻辑门器件的输出端与第2寄存器的输入端连接,第N-2逻辑门器件的输出端与第N-1寄存器的输入端连接。本实用新型的移位分频器电路结构简单,在相同的分频需求下,所需的寄存器和逻辑门器件更少,而且在干扰过后可正常恢复分频。

018、移位分频器电路
    [专利简介]:本实用新型公开了一种移位分频器电路,且为N分频的移位分频器电路,其中,N为大于或等于2的正整数,移位分频器电路包括反相器、N-1个寄存器及N-2个逻辑门器件;第N-1寄存器的输出端与反相器的输入端连接,反相器的输出端分别与第1寄存器的输入端及各个逻辑门器件的一输入端连接;各个逻辑门器件连接于第1寄存器至第N-1寄存器的输出端与输入端之间,且第1寄存器的输出端与第1逻辑门器件的另一输入端连接,第1逻辑门器件的输出端与第2寄存器的输入端连接,第N-2逻辑门器件的输出端与第N-1寄存器的输入端连接。本实用新型的移位分频器电路结构简单,在相同的分频需求下,所需的寄存器和逻辑门器件更少,而且在干扰过后可正常恢复分频。

019、数字分数分频器
020、注入锁定奇数分频器、以及锁相环电路
021、高速分频器
022、基于电流镜开关逻辑的除二分频器电路及分频器
023、三分正交分频器
024、分频器和无线通信设备
025、一种差分高速时钟分频器和方法
026、移位分频器电路
027、移位分频器电路
028、一种二分频器和高速多路复用器
029、计数器、计数方法和分频器
030、分频器、分频方法及射频系统
031、基于电流镜开关逻辑的除二分频器电路
032、时钟产生装置、用于时钟产生装置的方法以及分数型分频器
033、基于谐波混频的无分频器宽带低相噪频率合成器
034、移位分频器

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