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准循环矩阵乘法器生产加工专利技术

1、深空通信中部分并行输入的右移累加准循环矩阵乘法器
    [专利简介]:本发明提供了一种深空通信中部分并行输入的右移累加准循环矩阵乘法器,用于实现CCSDS深空通信标准多码类QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算,该乘法器包括一个对向量段循环右移的2048位移位寄存器、四个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、四个对移位寄存器内容和生成多项式比特进行标量乘的2048位二进制乘法器、四个对乘积和累加器内容进行模2加的2048位二进制加法器、四个2048位累加器。本发明提供的部分并行输入乘法器兼容所有码类,具有寄存器少、结构简单、功耗小、成本低、工作频率高、吞吐量大等优点。

002、DTMB中全并行输入的循环左移准循环矩阵乘法器
    [专利简介]:本发明提供了一种DTMB中全并行输入的循环左移准循环矩阵乘法器,用于实现DTMB标准多码率QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算,该乘法器包括3个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、3个对m的向量段和生成多项式比特进行标量乘的127位二进制乘法器、127个对乘积和移位寄存器内容进行模2加的4位二进制加法器、1个存储被循环左移1位的和的127位移位寄存器。本发明提供的全并行输入乘法器兼容所有码率,具有寄存器少、功耗小、成本低、工作频率高、吞吐量大等优点。

003、CMMB中全并行输入的循环左移准循环矩阵乘法器
    [专利简介]:本发明提供了一种CMMB中全并行输入的循环左移准循环矩阵乘法器,用于实现CMMB标准多码率QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算,该乘法器包括5个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、5个对m的向量段和生成多项式比特进行标量乘的256位二进制乘法器、256个对乘积和移位寄存器内容进行模2加的6位二进制加法器、1个存储被循环左移1位的和的256位移位寄存器。本发明提供的全并行输入乘法器兼容所有码率,具有寄存器少、功耗小、成本低、工作频率高、吞吐量大等优点。

004、WPAN中部分并行输入的右移累加准循环矩阵乘法器
    [专利简介]:本发明提供了一种WPAN中部分并行输入的右移累加准循环矩阵乘法器,用于实现WPAN标准QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算,该乘法器包括1个对向量段循环右移的21位移位寄存器、2个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、2个对移位寄存器内容和生成多项式比特进行标量乘的21位二进制乘法器、2个对乘积和累加器内容进行模2加的21位二进制加法器、2个21位累加器。本发明提供的部分并行输入乘法器适用于WPAN标准中的QC-LDPC码,具有寄存器少、结构简单、功耗小、成本低、工作频率高、吞吐量大等优点。

005、深空通信中部分并行输入的累加左移准循环矩阵乘法器
    [专利简介]:本发明提供了一种深空通信中部分并行输入的累加左移准循环矩阵乘法器,用于实现CCSDS深空通信标准多码类QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算,该乘法器包括4个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、4个对m的向量段和生成多项式比特进行标量乘的2048位二进制乘法器、4个对乘积和移位寄存器内容进行模2加的2048位二进制加法器、4个存储被循环左移1位的和的2048位移位寄存器。本发明提供的部分并行输入乘法器兼容所有码类,具有寄存器少、结构简单、功耗小、成本低、工作频率高、吞吐量大等优点。

006、DTMB中部分并行输入的累加左移准循环矩阵乘法器
    [专利简介]:本发明提供了一种DTMB中部分并行输入的累加左移准循环矩阵乘法器,用于实现DTMB标准多码率QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算,该乘法器包括3个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、3个对m的向量段和生成多项式比特进行标量乘的127位二进制乘法器、3个对乘积和移位寄存器内容进行模2加的127位二进制加法器、3个存储被循环左移1位的和的127位移位寄存器。本发明提供的部分并行输入乘法器兼容所有码率,具有寄存器少、结构简单、功耗小、成本低、工作频率高、吞吐量大等优点。

007、WPAN中部分并行输入的累加左移准循环矩阵乘法器
    [专利简介]:本发明提供了一种WPAN中部分并行输入的累加左移准循环矩阵乘法器,用于实现WPAN标准QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算,该乘法器包括2个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、2个对m的向量段和生成多项式比特进行标量乘的21位二进制乘法器、2个对乘积和移位寄存器内容进行模2加的21位二进制加法器、2个存储被循环左移1位的和的21位移位寄存器。本发明提供的部分并行输入乘法器适用于WPAN标准中的QC-LDPC码,具有寄存器少、结构简单、功耗小、成本低、工作频率高、吞吐量大等优点。

008、部分并行输入的右移累加准循环矩阵乘法器
    [专利简介]:本发明提供了一种部分并行输入的右移累加准循环矩阵乘法器,用于实现QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算,该乘法器包括1个对向量段循环右移的b位移位寄存器、u个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、u个对移位寄存器内容和生成多项式比特进行标量乘的b位二进制乘法器、u个对乘积和累加器内容进行模2加的b位二进制加法器、u个b位累加器。本发明提供的部分并行输入乘法器具有寄存器少、结构简单、功耗小、成本低、工作频率高、吞吐量大等优点。

009、深空通信中全并行输入的循环左移准循环矩阵乘法器
    [专利简介]:本发明提供了一种深空通信中全并行输入的循环左移准循环矩阵乘法器,用于实现CCSDS深空通信标准多码类QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算,该乘法器包括4个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、4个对m的向量段和生成多项式比特进行标量乘的2048位二进制乘法器、2048个对乘积和移位寄存器内容进行模2加的5位二进制加法器、1个存储被循环左移1位的和的2048位移位寄存器。本发明提供的全并行输入乘法器兼容所有码类,具有寄存器少、功耗小、成本低、工作频率高、吞吐量大等优点。

010、CMMB中部分并行输入的累加左移准循环矩阵乘法器
    [专利简介]:本发明提供了一种CMMB中部分并行输入的累加左移准循环矩阵乘法器,用于实现CMMB标准多码率QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算,该乘法器包括5个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、5个对m的向量段和生成多项式比特进行标量乘的256位二进制乘法器、5个对乘积和移位寄存器内容进行模2加的256位二进制加法器、5个存储被循环左移1位的和的256位移位寄存器。本发明提供的部分并行输入乘法器兼容所有码率,具有寄存器少、结构简单、功耗小、成本低、工作频率高、吞吐量大等优点。

011、全并行输入的循环左移准循环矩阵乘法器
    [专利简介]:本发明提供了一种全并行输入的循环左移准循环矩阵乘法器,用于实现QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算,该乘法器包括u个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、u个对m的向量段和生成多项式比特进行标量乘的b位二进制乘法器、b个对乘积和移位寄存器内容进行模2加的(u+1)位二进制加法器、1个存储被循环左移1位的和的b位移位寄存器。本发明提供的全并行输入乘法器具有寄存器少、功耗小、成本低、工作频率高、吞吐量大等优点。

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